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例如，下面的代碼，把所有的input替換成output：

1import re

2s ＝ ＇input wire a；input wire b；＇

3result ＝ re．sub（r＇input＇， r＇output＇， s， 0， re．S）

4print（result） ＃ ＇output wire a；output wire b；＇

re．findall

因?yàn)閜ython中的search（）函數(shù)不如perl的＝～ m／．．．／靈活，所以re中還提供了其它函數(shù)來增強(qiáng)功能，findall（）便是其中一個(gè)。

顧名思義，findall就是查找所有的匹配，函數(shù)返回一個(gè)list。語法如下：

1import re

2result ＝ re．findall（r＇pattern＇， ＇string＇， option）

例如，查找所有的輸入端口：

1import re

2s ＝ ＇input wire a；input wire b；＇

3result ＝ re．findall（r＇input．＊？；＇， s， re．S）

4print（result） ＃［＇input wire a；＇， ＇input wire b；＇］

我們可以看到，findall（）返回了所有輸入端口的列表。而search（）呢？只返回第一個(gè)匹配結(jié)果。

re．其它函數(shù)

用dir（re）看看re模塊包定義了哪些函數(shù)，如下：

1import re

2dir（re）

3＃ ［．．．， ＇compile＇， ＇copyreg＇， ＇enum＇， ＇error＇， ＇escape＇， 

4  ＇findall＇， ＇finditer＇， ＇fullmatch＇， ＇functools＇， ＇match＇，  

5  ＇purge＇， ＇search＇， ＇split＇， ＇sre＿compile＇， ＇sre＿parse＇， 

6  ＇sub＇， ＇subn＇， ＇template＇］

大家可以用help（re．xxx）來查看幫助。

總結(jié)

到此，python正則的基本用法就介紹完畢了。只要我們在實(shí)際項(xiàng)目中靈活運(yùn)用這些基本規(guī)則就可以了。

習(xí)題：

1． 利用上面介紹的正則基本規(guī)則，提取verilog module的端口。

要求：考慮verilog 2001 C風(fēng)格和和verilog95的傳統(tǒng)風(fēng)格。

2． 把verilog代碼中的高電平復(fù)位信號rst替換成低電平復(fù)位信號rst＿n。

提示：除了復(fù)位名稱需要替換外，always中的復(fù)位posedge也需要同時(shí)替換成negedge；if（rst）需要替換成 if（！rst＿n）。

3． 在第一題的基礎(chǔ)上，實(shí)現(xiàn)模塊實(shí)例化。

簡化一點(diǎn)，外部連線的名字和端口名相同。